在第37届国际功率半导体器件与集成电路研讨会上，来自意法半导体和新加坡理工大学的研究团队提出了一种采用沟槽侧壁掺杂（TSD）的新型超结（SJ）结构，为功率半导体技术的发展带来了重要突破。

随着功率半导体技术的不断发展，降低导通损耗成为了研究的焦点。超结（SJ）和场板（FP）技术的出现是该领域的重要里程碑，它们在降低比导通电阻和维持高击穿电压方面效果显著，被广泛应用于不同电压场景。

对于 150V 以下的低压应用，场板技术是首选。它通过 MOS 电容增强表面电场控制，来平衡 n 漂移区的电荷，在降低比导通电阻方面有一定效果。但它的击穿电压依赖于绝缘体厚度，这会干扰节距的缩小，使其不适合高压应用。

而对于 600V 以上的高压应用，超结技术已成为行业标准。它利用电荷平衡的 n/p 柱结构，优化电场分布，实现完全耗尽，显著降低了比导通电阻，在处理高击穿电压时效率很高。

不过，超结技术应用于低压领域面临着大挑战。要把超结器件的单元节距做得更小，会受到制造复杂性的技术限制。像多次外延和沟槽外延等工艺，会带来对准误差、掺杂不平衡和高缺陷率等问题，让进一步微型化难以实现，这就使得超结技术只能局限在高压应用，在低压领域留下了性能差距。

为了解决传统超结技术的难题，研究团队提出了TSD超结结构，它借助等离子体掺杂技术，实现了精确的沟槽侧壁掺杂，还简化了制造工艺。

等离子体掺杂技术在FinFET、DRAM和CIS等领域已经得到了广泛验证，它能利用低能等离子体离子实现共形沟槽侧壁掺杂。和倾斜角注入技术的定向方法不同，等离子体掺杂即便在高纵横比沟槽中也能实现均匀掺杂，而且不需要精确的倾斜控制，是更稳健的解决方案。

这种技术能提供精确且均匀的掺杂控制，大大降低了现有的制造复杂性。制造工艺简化后，不仅降低了生产成本，还有助于做出更薄的p型柱和更窄的单元节距，同时还能保持电荷平衡和高击穿电压。通过Sentaurus TCAD进行的仿真也证实了这种设计的有效性，它能实现更低的比导通电阻和更出色的电气性能。

仿真从n+衬底开始，接着生长n -外延层，然后在epitaxy中蚀刻出沟槽，再通过等离子体掺杂对沟槽侧壁进行掺杂。在超结技术里，完美的超结配置要符合泊松方程，满足电荷平衡条件，这样才能确保n/p柱完全耗尽。当p型柱宽度变窄时，其掺杂浓度必须增加才能维持电荷平衡。由p型柱宽度能减小到0.1μm，这种浅而薄的注入层的浓度要比n-外延的浓度高一个数量级，以此来维持电荷平衡。

TSD超结设计包含掺杂硅侧壁和沟槽结构，通过调整外延厚度、沟槽纵横比、硅宽度和掺杂浓度等参数，能满足不同电压应用的需求。增加外延厚度和改变沟槽纵横比后，先进的TSD超结设计可以扩展到从高压到低压的所有电压等级应用。

仿真结果显示，TSD超结设计的比导通电阻 击穿电压趋势超过了现有技术，实现的比导通电阻值接近二维藤平超结极限。这得益于将p型柱宽度优化到0.1μm，显著减小了节距。同时，它还遵循电荷平衡的理论原理，不仅有出色的比导通电阻性能，还能实际扩展到各种电压等级。

为了验证这种方法的可行性，研究团队采用扩展电阻剖面（SRP）分析进行了实验验证，测量了具有外延层的裸硅晶圆上p型柱的等离子体掺杂浓度和深度，结果显示存在一个浅p型柱，硼浓度深度约为 0.1μm。

TSD超结结构的制造流程清晰有序：首先进行栅极和体区/源极注入，然后进行深沟槽蚀刻和等离子体掺杂，沿沟槽侧壁共形掺杂硼，之后用氧化物填充沟槽，并进行金属化完成结构。

在为150V应用设计的硅晶圆上进行的实验验证中，该晶圆具有2.2μm的节距和10μm的外延层。电气测试表明，测量的击穿电压约为151V，满足目标规格，导通状态下的比导通电阻为0.49mΩ・cm²。这证实了等离子体掺杂技术在实现精确p型柱形成方面的可行性。

而且，这种设计在已报道的硅超结器件中展现出了同类最佳的比导通电阻性能。虽然此次研究专注于150V产品，但该设计和技术本质上能扩展到更高电压等级。仿真结果表明，通过增加外延厚度、优化沟槽纵横比和微调掺杂浓度，TSD超结结构能实现更低的比导通电阻和更高的击穿电压，未来可适用于广泛的电压应用。

这项研究介绍的TSD超结结构，通过结合先进的TCAD仿真和硅制造，成功解决了传统超结设计的局限性。

在TCAD 仿真中，TSD超结设计不仅有接近藤平超结极限、实现更低比导通电阻的潜力，还增强了在各种电压等级中的可扩展性。在硅制造结果里，等离子体掺杂技术的集成实现了精确的沟槽侧壁掺杂，让p型柱能微型化至0.1μm。TSD超结概念通过初始硅工艺得以实现，并通过硅电气数据得到了验证。

将沟槽结构与等离子体掺杂技术相结合的TSD超结设计，有效解决了降低比导通电阻、维持击穿电压和简化制造工艺的挑战，为超结技术的未来创新提供了新途径。未来的工作将着重于把TSD超结的可扩展性扩展到高压应用。